訊號完整性模擬測試
WHY Signal Integrity (SI) Simulation?
- 以低速訊號傳輸介面中，我們較少遇到嚴重的訊號品質問題，如今隨著高速訊號傳輸速度不斷提高，以及晶片、封裝、被動元件設計變得更加複雜，您可能會遇到反射(reflection)、失真(distortion)、延遲(delay)、串擾(crosstalk)和阻抗不匹配(impedance mismatch)等潛在問題，這可能會嚴重損壞訊號傳輸，因此訊號完整性(signal integrity)已逐漸成為產品設計研發過程中不可或缺的環節。
WHAT Benefits of Signal Integrity (SI) Simulation?
- 隨著人工智慧、機器學習、5G、汽車、物聯網的快速發展，電子產品的設計週期變得越來越短，加速產品上市時間（TTM）成為當今競爭市場中的關鍵要點。訊號完整性（SI）分析有助於在早期設計階段(kick-off)中協助確認潛在的高速訊號問題，並制定相對應的高速佈局規範(layout constraint)，以避免在測試和生產製造前出現不合預期的訊號傳輸問題。
WHEN Do You Need Signal Integrity (SI) Analysis?
- 當您在晶片(chip)、封裝(package)或印刷電路板（PCB）中使用高速訊號和高速傳輸介面，如PCIe、USB、SATA等等時，高速設計的訊號完整性應該是首要考慮的事項。
我們能模擬測試的產品種類 :
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在專案設計階段訊號完整性分析模擬測試有分為兩種:
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我們的模擬測試服務項目以及經驗分享 :
Pre-Simulation
- 疊構板材和不同層數選擇上的評估
- 高速拓樸類型選擇與系统可行性評估
- 高速晶片佈局規劃與走線長度評估
- 高速訊號走線/過孔阻抗匹配與出線方式(fan-out)優化
- I/O 驅動強度和端接電阻的搭配策略評估
- 針對不同高速訊號介面制定合適的走線佈局規則(layout constraint)
Post-Simulation
- 高速訊號佈局的違反性檢查(layout rule check)
- 高速訊號製造出圖前的一致性簽核驗證(compliance check)
Q&A
1.如果正式進行模擬分析專案，請問需要提供那些資料?
Stackup（堆疊配置）：
- 提供 PCB 的 stackup 資訊，包括板層數、每層材料類型、厚度等。
Package Model（封裝模型）：
- IC封裝的電氣特性，它包括有關封裝的寄生元件，如電容、電感和電阻的訊息。
Connector Model（連接器模型）：
- 如果系統中包含連接器，請提供正確的連接器S參數模型。這有助於確保連接器在高速數據傳輸中的性能分析，才能提供完整且正確的報告。
Chip and Device IBIS/IBIS-AMI/DLL Models（晶片和設備 IBIS/IBIS-AMI/DLL 模型）：
- 如果使用了 IBIS (Input/Output Buffer Information Specification/Non-SerDes) 、IBIS-AMI (Algorithmic Model Interface/SerDes)模型及DLL(Dynamic Link Library)模型，需提供相應的模型文件，以描述晶片和設備的輸入/輸出緩衝器行為，才能提供最佳眼圖以及EQ效應去進行模擬分析。
Design Guide（設計指南）：
- 提供任何相關的設計指南或建議文件，這些文件可以針對特定模擬專案提供最佳可執行的建議。
2. 是否可以只針對配置設計圖最長的線段來做模擬分析
可以。通常SI模擬都是採取the worst case來評估，不過會建議您也把最短的線併入一起分析, 因為最長和最短分別是損耗(IL)和反射(RL)的the worst case，訊號品質分析結果較完整且更正確，提高產品良率.
3. 請問模擬分析是如何執行，單次時間大約為多久?
基本上，無論是pre-sim或是post-sim分析結果都會提供如何優化配置設計圖的建議，客戶可依照建議修改後， 我們可以再提供驗證一次。一個topology約為一個禮拜工作日。
4. 請問價格如何計算?
視系統大小(block diagram)來提供價格，欲了解進一步細節，請詢洽相關窗口。
Simulation Tools
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